DDR3 SDRAM sử dụng kiến trúc tốc độ dữ liệu kép để đạt được hoạt động tốc độ cao.
Kiến trúc 8n-prefetch với giao diện được thiết kế để chuyển hai từ dữ liệu mỗi chu kỳ đồng hồ tại các chân I / O.
Một hoạt động đọc hoặc ghi duy nhất cho DDR3 SDRAM thực sự bao gồm một giao dịch dữ liệu 8n-bit rộng, bốn chu kỳ giờ
tại lõi DRAM nội bộ và tám tương ứng n-bit rộng, một nửa chu kỳ chuyển dữ liệu giờ tại các chân I / O.
DQS, DQS# được truyền ra bên ngoài, cùng với dữ liệu, để sử dụng trong việc thu thập dữ liệu tại đầu vào DDR3 SDRAM
DQS là trung tâm sắp xếp với dữ liệu cho WRITE.